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简介: 有人预言，RISC－V或将是继Intel和ARM之后第三大主流处理器体系。8位单片机时代传奇“前辈”是8051，32位单片机时代RISC－V将成为下一个8051！欢迎大家一起来学习 RISC－V单片机。

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【FPGA】Verilog状态机设计

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sky

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    发表于 2021-3-16 22:33:57 | 显示全部楼层 |阅读模式
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    有人预言,RISC-V或将是继Intel和Arm之后的第三大主流处理器体系。欢迎访问全球首家只专注于RISC-V单片机行业应用的中文网站

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    本帖最后由 sky 于 2021-3-16 22:33 编辑

    状态机是fpga设计中极其重要的一种技巧，掌握状态机的写法可以使fpga的开发事半功倍。

    下面记录一下状态机的基本知识理论。    .
    国内芯片技术交流-【FPGA】Verilog状态机设计risc-v单片机中文社区(1)

    国内芯片技术交流-【FPGA】Verilog状态机设计risc-v单片机中文社区(2)


    实例：

    国内芯片技术交流-【FPGA】Verilog状态机设计risc-v单片机中文社区(3)


    三种状态机实现代码：

    1. // 一段式状态机

    3. module style1_fsm(i_clk, rst_n, i1, i2, o1, o2, err);

    5. input i_clk, rst_n, i1, i2;
    6. output o1, o2, err;

    8. parameter [3:0] IDLE = 4'b0001,
    9.                 S1   = 4'b0010,
    10.                 S2   = 4'b0100,
    11.                 ERROR= 4'b1000;

    13. reg o1, o2, err;
    14. reg [3:0] state;

    16. always @(posedge i_clk or negedge rst_n)
    17. begin
    18.         if(!rst_n) begin
    19.                 state <= IDLE;
    20.                 {o1, o2, err} <= 3'b000;
    21.         end
    22.         else
    23.                 case(state)
    24.                 IDLE:        begin
    25.                                 if(!i1) begin
    26.                                         {o1, o2, err} <= 3'b000;
    27.                                         state <= IDLE;
    28.                                 end
    29.                                 if(i1 & i2) begin                                       
    30.                                         {o1, o2, err} <= 3'b100;
    31.                                         state <= S1;
    32.                                 end
    33.                                 if(i1 & !i2) begin                                       
    34.                                         {o1, o2, err} <= 3'b111;
    35.                                         state <= ERROR;
    36.                                 end
    37.                         end
    38.                 S1:        begin
    39.                                 if(!i2) begin                                       
    40.                                         {o1, o2, err} <= 3'b100;
    41.                                         state <= S1;
    42.                                 end
    43.                                 if(i1 & i2) begin                                       
    44.                                         {o1, o2, err} <= 3'b010;
    45.                                         state <= S2;
    46.                                 end
    47.                                 if(!i1 & i2) begin                                       
    48.                                         {o1, o2, err} <= 3'b111;
    49.                                         state <= ERROR;
    50.                                 end
    51.                         end
    52.                 S2:        begin
    53.                                 if(i2) begin                                       
    54.                                         {o1, o2, err} <= 3'b010;
    55.                                         state <= S2;
    56.                                 end
    57.                                 if(i1 & !i2) begin                                       
    58.                                         {o1, o2, err} <= 3'b000;
    59.                                         state <= IDLE;
    60.                                 end
    61.                                 if(!i1 & !i2) begin                                       
    62.                                         {o1, o2, err} <= 3'b111;
    63.                                         state <= ERROR;
    64.                                 end
    65.                         end
    66.                 ERROR:        begin
    67.                                 if(i1) begin                                       
    68.                                         {o1, o2, err} <= 3'b111;
    69.                                         state <= ERROR;
    70.                                 end
    71.                                 if(!i1) begin                                       
    72.                                         {o1, o2, err} <= 3'b000;
    73.                                         state <= IDLE;
    74.                                 end
    75.                         end
    76.                 default:begin                                
    77.                                 {o1, o2, err} <= 3'b000;
    78.                                 state <= IDLE;
    79.                         end
    80.                 endcase

    82. end


    85. endmodule
    复制代码
    1. // 两段式状态机

    3. module style2_fsm(i_clk, rst_n, i1, i2, o1, o2, err);

    5. input i_clk, rst_n, i1, i2;
    6. output o1, o2, err;

    8. parameter [3:0] IDLE = 4'b0001,
    9.                 S1   = 4'b0010,
    10.                 S2   = 4'b0100,
    11.                 ERROR= 4'b1000;

    13. reg o1, o2, err;
    14. reg [3:0] curr_state, next_state;

    16. always @(posedge i_clk or negedge rst_n) begin
    17.         if(!rst_n)
    18.                 curr_state <= IDLE;
    19.         else
    20.                 curr_state <= next_state;
    21. end

    23. always @(curr_state or i1 or i2) begin
    24.         case(curr_state)
    25.         IDLE:        begin
    26.                         if(!i1) begin
    27.                                 IDLE_OUT;
    28.                                 next_state = IDLE;
    29.                         end
    30.                         if(i1 & i2) begin
    31.                                 S1_OUT;
    32.                                 next_state = S1;
    33.                         end
    34.                         if(i1 & !i2) begin
    35.                                 ERROR_OUT;
    36.                                 next_state = ERROR;
    37.                         end
    38.                 end
    39.         S1:        begin
    40.                         if(!i2) begin
    41.                                 S1_OUT;
    42.                                 next_state = S1;
    43.                         end
    44.                         if(!i1 & i2) begin
    45.                                 ERROR_OUT;
    46.                                 next_state = ERROR;
    47.                         end
    48.                         if(i1 & i2) begin
    49.                                 S2_OUT;
    50.                                 next_state = S2;
    51.                         end
    52.                 end
    53.         S2:        begin
    54.                         if(i2) begin
    55.                                 S2_OUT;
    56.                                 next_state = S2;
    57.                         end
    58.                         if(i1 & !i2) begin
    59.                                 IDLE_OUT;
    60.                                 next_state = IDLE;
    61.                         end
    62.                         if(!i1 & !i2) begin
    63.                                 ERROR_OUT;
    64.                                 next_state = ERROR;
    65.                         end
    66.                 end
    67.         ERROR:        begin
    68.                         if(i1) begin
    69.                                 ERROR_OUT;
    70.                                 next_state = ERROR;
    71.                         end
    72.                         if(!i1) begin
    73.                                 IDLE_OUT;
    74.                                 next_state = IDLE;
    75.                         end
    76.                 end
    77.         default:begin
    78.                         IDLE_OUT;
    79.                         next_state <= IDLE;
    80.                 end
    81.         endcase
    82. end

    84. task IDLE_OUT;
    85.         {o1, o2, err} = 3'b000;
    86. endtask

    88. task S1_OUT;
    89.         {o1, o2, err} = 3'b100;
    90. endtask

    92. task S2_OUT;
    93.         {o1, o2, err} = 3'b010;
    94. endtask

    96. task ERROR_OUT;
    97.         {o1, o2, err} = 3'b111;
    98. endtask

    100. endmodule
    复制代码
    1. // 三段式状态机

    3. module style3_fsm(i_clk, rst_n, i1, i2, o1, o2, err);

    5. input i_clk, rst_n, i1, i2;
    6. output o1, o2, err;

    8. parameter [3:0] IDLE = 4'b0001,
    9.                 S1   = 4'b0010,
    10.                 S2   = 4'b0100,
    11.                 ERROR= 4'b1000;

    13. reg o1, o2, err;
    14. reg [3:0] curr_state, next_state;

    16. always @(posedge i_clk or negedge rst_n)
    17. begin
    18.         if(!rst_n)
    19.                 curr_state <= IDLE;
    20.         else
    21.                 curr_state <= next_state;
    22. end

    24. always @(curr_state or i1 or i2)
    25. begin        
    26.         case(curr_state)
    27.         IDLE:        begin
    28.                         if(!i1)                next_state = IDLE;
    29.                         if(i1 & i2)        next_state = S1;
    30.                         if(i1 & !i2)        next_state = ERROR;
    31.                 end
    32.         S1:        begin
    33.                         if(!i2)                next_state = S1;
    34.                         if(i1 & i2)        next_state = S2;
    35.                         if(!i1 & i2)        next_state = ERROR;
    36.                 end
    37.         S2:        begin
    38.                         if(i2)                next_state = S2;
    39.                         if(i1 & !i2)        next_state = IDLE;
    40.                         if(!i1 & !i2)        next_state = ERROR;
    41.                 end
    42.         ERROR:        begin
    43.                         if(i1)                next_state = ERROR;
    44.                         if(!i1)                next_state = IDLE;
    45.                 end
    46.         default:begin
    47.                         next_state = IDLE;        // 不加这个default项 输出会一直是000!!!
    48.                 end
    49.         endcase
    50. end

    52. always @(posedge i_clk or negedge rst_n)
    53. begin
    54.         if(!rst_n)
    55.                 {o1, o2, err} <= 3'b000;
    56.         else begin
    57.                 case(next_state)
    58.                 IDLE:        {o1, o2, err} <= 3'b000;
    59.                 S1:        {o1, o2, err} <= 3'b100;
    60.                 S2:        {o1, o2, err} <= 3'b010;
    61.                 ERROR:        {o1, o2, err} <= 3'b111;
    62.                 default:{o1, o2, err} <= 3'b000;//不加这个default 复位前信号都为不定值X
    63.                 endcase
    64.         end
    65. end



    69. endmodule
    复制代码

    完


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