E203 bypass buffer

皋陶

如果fifo中没有数据，且有输入，则是bypass fifo，同周期内直接把输入数据转到输出数据。如果fifo中有数据，则读取fifo，成为普通的同步fifo。

1. module sirv_gnrl_bypbuf # (
   
2.   parameter DP = 8,
   
3.   parameter DW = 32
   
4. ) (
   
5.   input           i_vld,
   
6.   output          i_rdy,
   
7.   input  [DW-1:0] i_dat,
   
8. 
   
9.   output          o_vld,
   
10.   input           o_rdy,
    
11.   output [DW-1:0] o_dat,
    
12. 
    
13.   input           clk,
    
14.   input           rst_n
    
15. );
    
16. 
    
17. 
    
18.   wire          fifo_i_vld;
    
19.   wire          fifo_i_rdy;
    
20.   wire [DW-1:0] fifo_i_dat;
    
21. 
    
22.   wire          fifo_o_vld;
    
23.   wire          fifo_o_rdy;
    
24.   wire [DW-1:0] fifo_o_dat;
    
25. 
    
26.   sirv_gnrl_fifo # (
    
27.        .DP(DP),
    
28.        .DW(DW),
    
29.        .CUT_READY(1)
    
30.   ) u_bypbuf_fifo(
    
31.     .i_vld   (fifo_i_vld),
    
32.     .i_rdy   (fifo_i_rdy),
    
33.     .i_dat   (fifo_i_dat),
    
34.     .o_vld   (fifo_o_vld),
    
35.     .o_rdy   (fifo_o_rdy),
    
36.     .o_dat   (fifo_o_dat),
    
37.     .clk     (clk  ),
    
38.     .rst_n   (rst_n)
    
39.   );
    
40. 
    
41.    // This module is a super-weapon for timing fix,
    
42.    // but it is tricky, think it harder when you are reading, or contact Bob Hu
    
43. 
    
44.   assign i_rdy = fifo_i_rdy;
    
45. 
    
46.   // The FIFO is bypassed when:
    
47.   //   * fifo is empty, and o_rdy is high
    
48.   wire byp = i_vld & o_rdy & (~fifo_o_vld);
    
49. 
    
50.   // FIFO o-ready just use the o_rdy
    
51.   assign fifo_o_rdy = o_rdy;
    
52. 
    
53.   // The output is valid if FIFO or input have valid
    
54.   assign o_vld = fifo_o_vld | i_vld;
    
55. 
    
56.   // The output data select the FIFO as high priority
    
57.   assign o_dat = fifo_o_vld ? fifo_o_dat : i_dat;
    
58. 
    
59.   assign fifo_i_dat  = i_dat;
    
60. 
    
61.   // Only pass to FIFO i-valid if FIFO is not bypassed
    
62.   assign fifo_i_vld = i_vld & (~byp);
    
63. 
    
64. 
    
65. endmodule

复制代码

1. module sirv_gnrl_dffs_tb;
   
2. 
   
3.    reg  clk=0,rst_n;
   
4.    reg  i_vld, o_rdy;
   
5.    reg  [31:0] i_dat;
   
6. 
   
7.    wire i_rdy, o_vld;
   
8.    wire [31:0] o_dat;
   
9. 
   
10.    sirv_gnrl_bypbuf  #(.CUT_READY(1),.DP(4),.DW(32)) mybuf(.i_vld(i_vld),.i_rdy(i_rdy),.i_dat(i_dat),.o_vld(o_vld),.o_rdy(o_rdy),.o_dat(o_dat),.clk(clk),.rst_n(rst_n));
    
11. 
    
12.    always #10 clk=~clk;
    
13. 
    
14.    initial
    
15.    begin
    
16.         rst_n=1'b1;
    
17.         i_vld = 1'b0;
    
18.         o_rdy = 1'b0;
    
19.         i_dat = 32'h12345678;
    
20.         #20
    
21.         rst_n=1'b0;
    
22.         #80
    
23.         rst_n=1'b1;
    
24.         #80
    
25.         i_vld = 1'b1;
    
26.         o_rdy = 1'b1;
    
27.         i_dat = 32'h8;
    
28.         #20
    
29.         i_vld = 1'b1;
    
30.         o_rdy = 1'b1;
    
31.         i_dat = 32'h12;
    
32.         #20
    
33.         i_vld = 1'b1;
    
34.         o_rdy = 1'b1;
    
35.         i_dat = 32'h2;
    
36.         #20
    
37.         i_vld = 1'b1;
    
38.         o_rdy = 1'b1;
    
39.         i_dat = 32'h11;
    
40.         #20
    
41.         i_vld = 1'b1;
    
42.         o_rdy = 1'b1;
    
43.         i_dat = 32'h13;
    
44.         #20
    
45.         i_vld = 1'b1;
    
46.         o_rdy = 1'b1;
    
47.         i_dat = 32'h6;
    
48.         #20
    
49.         i_vld = 1'b1;
    
50.         o_rdy = 1'b1;
    
51.         i_dat = 32'h22;
    
52.         #20
    
53.         i_vld = 1'b1;
    
54.         o_rdy = 1'b1;
    
55.         i_dat = 32'h99;
    
56.         #20
    
57.         i_vld = 1'b1;
    
58.         o_rdy = 1'b1;
    
59.         i_dat = 32'h33;
    
60.         #20
    
61.         i_vld = 1'b0;
    
62.         o_rdy = 1'b1;
    
63.         i_dat = 32'h17;
    
64.         #20
    
65.         i_vld = 1'b1;
    
66.         o_rdy = 1'b1;
    
67.         i_dat = 32'h3;
    
68.         #500 $finish;
    
69.    end
    
70. 
    
71.    initial
    
72.            $monitor($time,,,"clk=%b,rst_n=%b,i_vld=%b,o_rdy=%b, i_rdy=%b, o_vld=%b,",clk,rst_n,i_vld,o_rdy,i_rdy,o_vld);
    
73.    initial
    
74.    begin
    
75.            //$dumpfile("dump.vcd");
    
76.            //$dumpvars;
    
77.            $fsdbDumpfile("dump.fsdb");
    
78.         $fsdbDumpvars("+all");
    
79.    end
    
80. 
    
81. 
    
82. 
    
83.    endmodule

复制代码

用上面的testbench，可以看到是bypass buffer，fifo_o_vld总为0

1. module sirv_gnrl_dffs_tb;
   
2. 
   
3.    reg  clk=0,rst_n;
   
4.    reg  i_vld, o_rdy;
   
5.    reg  [31:0] i_dat;
   
6. 
   
7.    wire i_rdy, o_vld;
   
8.    wire [31:0] o_dat;
   
9. 
   
10.    sirv_gnrl_bypbuf  #(.CUT_READY(1),.DP(4),.DW(32)) mybuf(.i_vld(i_vld),.i_rdy(i_rdy),.i_dat(i_dat),.o_vld(o_vld),.o_rdy(o_rdy),.o_dat(o_dat),.clk(clk),.rst_n(rst_n));
    
11. 
    
12.    always #10 clk=~clk;
    
13. 
    
14.    initial
    
15.    begin
    
16.         rst_n=1'b1;
    
17.         i_vld = 1'b0;
    
18.         o_rdy = 1'b0;
    
19.         i_dat = 32'h12345678;
    
20.         #20
    
21.         rst_n=1'b0;
    
22.         #80
    
23.         rst_n=1'b1;
    
24.         #80
    
25.         i_vld = 1'b1;
    
26.         o_rdy = 1'b0;
    
27.         i_dat = 32'h8;
    
28.         #20
    
29.         i_vld = 1'b1;
    
30.         o_rdy = 1'b0;
    
31.         i_dat = 32'h12;
    
32.         #20
    
33.         i_vld = 1'b1;
    
34.         o_rdy = 1'b1;
    
35.         i_dat = 32'h2;
    
36.         #20
    
37.         i_vld = 1'b1;
    
38.         o_rdy = 1'b1;
    
39.         i_dat = 32'h11;
    
40.         #20
    
41.         i_vld = 1'b1;
    
42.         o_rdy = 1'b1;
    
43.         i_dat = 32'h13;
    
44.         #20
    
45.         i_vld = 1'b1;
    
46.         o_rdy = 1'b1;
    
47.         i_dat = 32'h6;
    
48.         #20
    
49.         i_vld = 1'b1;
    
50.         o_rdy = 1'b1;
    
51.         i_dat = 32'h22;
    
52.         #20
    
53.         i_vld = 1'b1;
    
54.         o_rdy = 1'b1;
    
55.         i_dat = 32'h99;
    
56.         #20
    
57.         i_vld = 1'b1;
    
58.         o_rdy = 1'b1;
    
59.         i_dat = 32'h33;
    
60.         #20
    
61.         i_vld = 1'b0;
    
62.         o_rdy = 1'b1;
    
63.         i_dat = 32'h17;
    
64.         #20
    
65.         i_vld = 1'b1;
    
66.         o_rdy = 1'b1;
    
67.         i_dat = 32'h3;
    
68.         #500 $finish;
    
69.    end
    
70. 
    
71.    initial
    
72.            $monitor($time,,,"clk=%b,rst_n=%b,i_vld=%b,o_rdy=%b, i_rdy=%b, o_vld=%b,",clk,rst_n,i_vld,o_rdy,i_rdy,o_vld);
    
73.    initial
    
74.    begin
    
75.            //$dumpfile("dump.vcd");
    
76.            //$dumpvars;
    
77.            $fsdbDumpfile("dump.fsdb");
    
78.         $fsdbDumpvars("+all");
    
79.    end
    
80. 
    
81. 
    
82. 
    
83.    endmodule

复制代码

如果用上面的testbench，则变成普通的buffer，没有bypass

完